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事关DDRII,大家应该都未生疏,DDRII
SDRAM是次代表双倍速率同步动态RAM。明日小编给我们介绍一下QUARTUS II
下调用DDRII软核。

新建QUARTUSII工程后,在tool下找到梅格(Meg)awizard
plug-in manager,新建起定义宏效率模块 。

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假诺齐图,注目的在于interface下选取external
memory,DDR2SDRAM,语言接纳verilog
hdl,输出文件名字填写相应的模块名。

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假如齐图,输入参考时钟50M,依照自己的骨子里输入频率填写,此时钟为DDRII软核中PLL输出时钟。存储器时钟频率遵照自己要求填写,以小编的开销板EP4CE15F17吗例,此FPGA上跑DDRII的钟表频率为125M-167M。最下边的控制数据速率,分为全速和半速。

高效状况下,DDRII的暴发长度也4,半速情景下,DDRII的突发长度为8。

航天科技,memory
preset按照自己的DDRII芯片接纳,假使QUARTUS自带的设置中尚无,可以从定义,接纳modify
parameters。

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上述参数必须依据DDRII芯片手册及之参数配置。上述参数中Memory
bursrt length决定的该控制器的速率模式是急忙仍然半速。

接下来径直next,到finish,等待生成控制器文件就得了。

下边为来一部分DDRII控制器接口。

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实际端口详细表明与读写控制时序,请参考官方手册。


 

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  作者:杭州卿萃科技ALIFPGA 

 

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